V62/24609-01XE

Texas Instruments
595-V62/24609-01XE
V62/24609-01XE

Nsx:

Mô tả:
Flip Flops BD9 SPIN EP SN74LV2T 74PWREP

Mô hình ECAD:
Tải xuống Thư viện Tải miễn phí để chuyển đổi tệp tin này cho Công cụ ECAD của bạn. Tìm hiểu thêm về Mô hình ECAD.

Có hàng: 2,993

Tồn kho:
2,993 Có thể Giao hàng Ngay
Thời gian sản xuất của nhà máy:
12 Tuần Thời gian sản xuất tại nhà máy dự kiến để có số lượng lớn hơn mức hiển thị.
Tối thiểu: 1   Nhiều: 1
Đơn giá:
$-.--
Thành tiền:
$-.--
Dự kiến Thuế quan:

Giá (USD)

Số lượng Đơn giá
Thành tiền
$3.90 $3.90
$2.65 $26.50
$2.45 $61.25
$2.13 $213.00
$2.00 $500.00
$1.75 $875.00
$1.45 $1,450.00
$1.35 $4,050.00
$1.32 $7,920.00

Đặc tính Sản phẩm Thuộc tính giá trị Chọn thuộc tính
Texas Instruments
Danh mục Sản phẩm: Mạch lật Flip-Flop
RoHS:  
74LV
2 Circuit
Push-Pull
TSSOP-14
CMOS
- 8 mA
8 mA
1.8 V
5.5 V
SMD/SMT
- 55 C
+ 125 C
Nhãn hiệu: Texas Instruments
Quốc gia Hội nghị: Not Available
Quốc gia phân phối: Not Available
Quốc gia xuất xứ: MY
Tần số đồng hồ tối đa: 66.2 MHz
Số dòng đầu vào: 8 Input
Số lượng đường cửa ra: 4 Output
Loại sản phẩm: Flip Flops
Sê-ri: SN74LV2T74
Số lượng Kiện Gốc: 3000
Danh mục phụ: Logic ICs
Đã tìm thấy các sản phẩm:
Để hiển thị sản phẩm tương tự, hãy chọn ít nhất một ô
Chọn ít nhất một hộp kiểm ở trên để hiển thị các sản phẩm tương tự trong danh mục này.
Các thuộc tính đã chọn: 0

Chức năng này cần phải bật JavaScript.

USHTS:
8542390090
TARIC:
8542319000
MXHTS:
8542399999
ECCN:
EAR99

SN74LV2T74/SN74LV2T74-Q1 Dual D-Type Flip-Flop

Texas Instruments SN74LV2T74/SN74LV2T74-Q1 Dual D-Type Flip-Flops contain two independent D-type positive-edge-triggered flip-flops. A low level at the preset (PRE) input sets the output high. A low level at the clear (CLR) input resets the output low. Preset and clear functions are asynchronous and not dependent on the levels of the other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time requirements is transferred to the outputs (Q, Q) on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the input clock (CLK) signal. Following the hold-time interval, data at the data (D) input can be changed without affecting the levels at the outputs (Q, Q). The output level is referenced to the supply voltage (VCC) and supports 1.8V, 2.5V, 3.3V, and 5V CMOS levels.